HP ProLiant BL620c G7 Server-Blade - Handbuch (Seite 43)

hier angeführten Punkten weitere Anforderungen. Zusätzliche Anforderungen zur
Speicherkonfiguration können Sie den betreffenden AMP-Abschnitten entnehmen:
◦ Richtlinien zur Advanced ECC-Speicherbestückung (siehe „Richtlinien zur Advanced ECC-
Speicherbestückung“ auf Seite 42 )
◦ Double Device Data Correction (siehe „Double Device Data Correction“ auf Seite 42 )
◦ HP Memory Quarantine (siehe „HP Memory Quarantine“ auf Seite 42 )
◦ Richtlinien zur Online Spare-Speicherbestückung (siehe „Richtlinien zur Online-Spare-
Speicherbestückung“ auf Seite 43 )
◦ Richtlinien zur Mirrored Memory-Speicherbestückung (siehe „Richtlinien zur Bestückung im
Mirrored Memory-Modus“ auf Seite 43 )
Architektur des Speichersubsystems
Die Speicherarchitektur der Prozessoren der Intel® Xeon® E7-Produktfamilie und der 6500/7500-Serie
nutzen entwurfsgemäß mehrere Etappen der Speicherüberlappung, um die Wartezeit zu verringern und
die Bandbreite zu erhöhen.
Jeder Prozessor der Intel Xeon E7-Produktfamilie und der 6500/7500-Serie besitzt zwei
Speichercontroller, wie in der Abbildung unten ersichtlich. Jeder Speichercontroller verfügt über zwei
SMI-Busse, die im Lockstep-Modus arbeiten. Jeder SMI-Bus stellt wie in der Abbildung unten gezeigt
eine Verbindung zu einem SMB oder Pufferspeicher her. Der Puffer wandelt SMI in DDR3 um und
erweitert die Speicherkapazität des Systems. Jeder Zwischenspeicher besitzt zwei DDR3-Kanäle und
kann bis zu vier DIMMs und damit insgesamt 16 DIMMs pro Prozessor oder 32 DIMMs pro HP ProLiant
BL620c G7 Server Blade unterstützen, sofern beide Prozessoren installiert sind.
Die Anzahl von DIMMs oder Reihen oder die Spannung wirken sich nicht auf die
Speichergeschwindigkeit aus. Alle DIMMs werden mit der höchstmöglichen Geschwindigkeit des
betreffenden Prozessors ausgeführt.
Die DDR3-Geschwindigkeit ist eine Funktion der vom Prozessor unterstützten QPI-Busgeschwindigkeit:
● Prozessoren mit einer QPI-Geschwindigkeit von 6,4 GT/s führen Speicher mit 1066 MT/s aus.
● Prozessoren mit einer QPI-Geschwindigkeit von 5,6 GT/s führen Speicher mit 978 MT/s aus.
● Prozessoren mit einer QPI-Geschwindigkeit von 4,8 GT/s führen Speicher mit 800 MT/s aus.
Aufeinanderfolgende Cache-Leitungen sind für eine bessere Leistung so zwischen den DIMMs und den
Lockstep SMI-Kanälen der zwei Speichercontroller im Prozessor überlappt, dass sich angrenzende
Cache-Leitungen auf verschiedenen Speichercontrollern, SMIs, DIMMs und DIMM-Reihen befinden.
Zur Nutzung dieser Eigenschaft sollten DIMMs gleichmäßig zwischen allen SMI-Kanälen bestückt
werden. Besitzt ein SMI-Kanalpaar mehr DIMMs als andere, dann kann der Extraspeicher auf dem
betreffenden SMI-Kanal nicht von dem quer über die Speichercontroller verlaufenden
Überlappungsmechanismus profitieren.
Speicherarchitektur für Prozessor 1
Kanal Steckplatz Steckplatznummer
1 A
E
4
3
2 C
G
2
1
36 Kapitel 4 Installation der Hardwareoptionen DEWW